Verilog-A
Verilog-A是一种针对模拟电路的工业标准模型语言,它是 Verilog-AMS的连续时间子集。
Verilog-A被设计用来对Spectre电路仿真器(Spectre Circuit Simulator)的行为级描述进行标准化,以实现与VHDL(另一个IEEE标准支持的硬件描述语言)。它从其他语言(例如MAST)吸收了对模拟电路的支持。国际Verilog开放组织(Open Verilog International, OVI)支持 Verilog的标准化,使得Verilog-A作为整个Verilog-AMS计划的一部分,从而实现对模拟电路和数字电路设计的处理能力。Verilog-A是Verilog-AMS项目的最初阶段发展起来的。
不过,Verilog的开发进展与Verilog-AMS延迟不同,而当时Verilog被纳入了IEEE 1364标准,这就使得Verilog-AMS被遗留给了Accellera公司。因此最初的单一语言标准的目标并没有实现。
参考文献
- Language design objectives (circa 1994)(页面存档备份,存于互联网档案馆)
外部链接
- Accellera Verilog Analog Mixed-Signal Group(页面存档备份,存于互联网档案馆)
- Language References Manuals(页面存档备份,存于互联网档案馆)
- The Designer's Guide to Verilog-AMS (页面存档备份,存于互联网档案馆)
- Verilog-AMS.com — Examples of models written in Verilog-A
- Designer's Guide Community (页面存档备份,存于互联网档案馆) — More examples of models written in Verilog-A
- 查
- 论
- 编
- Verilog
- A
- AMS
- VHDL
- AMS
- VITAL(英语:VHDL-VITAL)
- SystemVerilog
- SystemC
- Altera硬體描述語言(英语:Altera Hardware Description Language)
- Handel-C
- 屬性規範語言(英语:Property Specification Language)
- 統一電源格式(英语:Unified Power Format)
- PALASM
- 高階布林表達式語言(英语:Advanced Boolean Expression Language)
- 可程式化陣列邏輯(CUPL)
- OpenVera
- C to HDL(英语:C to HDL)
- Flow to HDL(英语:Flow to HDL)
- MyHDL(英语:MyHDL)
- JHDL
- ELLA (程式語言)(英语:ELLA (programming language))
- Accellera(英语:Accellera)
- Actel(英语:Actel)
- Achronix(英语:Achronix)
- AMD
- Aldec(英语:Aldec)
- Atmel
- 終止式(Cadence)
- 赛普拉斯半导体
- Duolog(英语:Duolog)
- Forte設計系統(英语:Forte Design Systems)
- 英特尔
- Lattice半導體(英语:Lattice Semiconductor)
- 國家半導體
- 明導國際
- Microsemi(英语:Microsemi)
- 西格尼蒂克
- 新思科技
- Magma設計自動化(英语:Magma Design Automation)
- Virage邏輯(英语:Virage Logic)
- 德州仪器
- Tabula (company)(英语:Tabula (company))
- 赛灵思
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